数字电子技术 下面的图 区别在哪里 J K取0还是1
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前面的图 Q6可以保持低电平,每来一个时钟脉冲,Q6就变高输出.这个电路闭环,可以防止上升脉冲干扰；
后面的图 Q7可以保持高电平,每来一个时钟脉冲,Q7就变低输出.这个电路闭环,可以防止下降脉冲干扰.
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